今天分享一篇关于PCB制造偏差对串扰影响的文章,原文的题目是《Investigation of Pin Field Crosstalk Degradation due to PCB Manufacturing Variation》,原论文作者为Amy Luoh,Xiaoning Ye等人。这篇文章论述了高速传输串扰与PCB制造的强相关性,为我们提供了难得的定量分析数据,是一篇指导PCB制造与及设计的好文章,值得深入学习。文章略有删减,若需要原文可加我微信。

摘要

随着高性能AI设计需求的增长,处理器需要更高的引脚数量、更密集的布局和更快的IO通道。这些要求对高速信号从CPU或GPU引脚区域的引出(breakout)提出了挑战,导致引出线更长、布线更密集、信号间距更小,以及走线常常沿着反焊盘(antipad)边缘布线。PCB制造工艺的变异,例如层与层之间的对位偏差、钻孔和蚀刻不一致,可能导致高速走线的部分区域暴露在反焊盘区域,显著降低串扰性能。本文报告了广泛的测量和电气仿真,以识别影响串扰的关键因素。最后,高分辨率3D X射线分析揭示了制造后引脚区域布线的实际情况。

1. 引言

随着对高性能AI设计需求的增长,处理器需要更高的引脚数量以及更多、更密集、更快的IO通道。这导致在CPU或GPU引脚区域周围,高速差分信号的引出布线面临更复杂的挑战。这些挑战包括更长的引出长度、更紧凑的布线、与相邻信号间距的减小,以及走线常常靠近反焊盘边缘。随着数据速率进一步提高,在引脚区域维持可接受的串扰水平并最小化阻抗不连续性变得日益关键且充满挑战。

基于设计的几何形状,已有各种技术被探索用于减少引脚区域的串扰[1][2][3]。然而,仿真与基于实际制造几何形状和叠层的测量之间的相关性可能尚未得到充分解决或分析。由于制造变异,串扰水平可能显著恶化。由于串扰也会受到PCB材料特性(如介电常数Er)的影响,本研究通过构建大量采用不同PCB材料的电气测试载体来调查这一现象。我们选择了四家PCB供应商,每家提供五种不同的材料,并对每种材料的多个面板进行了研究。这种方法使得测量和仿真之间能够建立关联,从而对不同PCB材料特性进行敏感性研究。使用理想走线和叠层几何形状的初始仿真显示与测量结果相关性差,这促使我们进行更深入的调查。本文介绍了以下关键研究:

1.PCB材料特性变异影响的建模和仿真研究。

2.影响串扰的制造和设计因素分析,包括:反焊盘尺寸;差分对走线之间的对位偏差;在层对位偏差下,沿引出走线的周期性反焊盘数量;在层对位偏差下,沿引出走线的周期性反焊盘尺寸

3.测试样品的高分辨率3D X射线分析,以检查制造后的实际引脚区域几何形状,支持仿真和测量结果。

2. 串扰分析

随着信号速度的提高,超低损耗PCB材料已被广泛采用。在本研究中,测试PCB由四家PCB供应商(A、B、C、D)和五种不同材料(M1、M2、M3、M4、M5)制造,采用为数据中心系统设计的高性能22层PCB叠层。选择差分对的引出走线宽度和间距以适应引脚区域,并进一步调整以优化阻抗并尽可能减少串扰。叠层设计包括4密耳的核心层和5密耳的半固化片。测试结构如图1所示,包括(a)同层(L20-L20)和(b)相邻层(L18-L20)。研究重点在于远端串扰(FEXT),测量结果见图2和图3。差分串扰水平(单位为mV)基于VNA对3英寸长差分对差分走线耦合的测量计算,使用15ps上升时间。采用了EUL测试结构[4]。

在测量中,所有测试板上都一致观察到相邻层上的高串扰。然而,使用全波3D工具和理想走线几何形状及PCB叠层的初始仿真串扰与测量结果相关性不佳。对于同层(L20-L20),初始仿真显示约1.9 mV的串扰,而测量值平均在4-5 mV左右。对于相邻层(L18-L20),初始仿真显示约4.5 mV的串扰,而测量值平均在8-12 mV之间。这些测量与仿真之间的显著差异促使我们进行进一步调查。

2.1 介电常数变异研究

为了使仿真结果与测量结果一致,第一个调整是改变CPU引脚区域中核心层、半固化片以及信号层周围树脂填充区的介电常数(Er)。基于表格1和表格2的关键发现包括:

-更高的介电常数对应更高的串扰。

-在介电常数范围(2.8-4.0)内,串扰差异在7%以内,这不足以解释测量中观察到的增加。

2.2 制造变异研究

为了解决仿真与测量之间的大幅差异,我们调查了几种可能影响串扰的制造变异:

反焊盘尺寸

对22mil、26mil(基线)和32mil的反焊盘尺寸进行了仿真。图4(a)显示了仿真的测试结构,图4(b)展示了结果。较大的反焊盘直径对应增加的串扰。使用22mil反焊盘直径时,串扰水平从1.9 mV降低到0.6 mV,实现了约68%的降低。相反,32mil的反焊盘直径将串扰从1.9 mV增加到7.4 mV,增长了约300%。

差分对走线之间的对位偏差

差分对由两条走线DP和DN组成,并排布线,每条走线承载等幅反向信号。图5显示了在仿真中将差分对的DP(差分对的左侧)向左移动1密耳的效果。这种移动导致走线轻微悬垂在反焊盘上,使串扰增加了约50%,从4.5 mV增加到7.1 mV。

沿引出走线的周期性反焊盘数量

为了检查反焊盘数量和相邻GND层对位偏差对串扰的影响,仿真了四个测试案例(图6)。请注意,图6中的引脚区域仅为示意。案例#1作为基线,包含所有反焊盘;案例#2中,移除了18个反焊盘(替换为GND);案例#3中,移除了45个反焊盘(替换为GND);案例#4中,移除了69个反焊盘(替换为GND)。所有案例均假设有3密耳的层间对位偏差。如表3所示,案例#2、#3和#4的串扰水平分别降低了74%、42%和18%。串扰的减少几乎与移除的反焊盘数量成正比。

沿引出走线的周期性反焊盘尺寸

为了评估较小反焊盘与相邻GND层对位偏差结合的效果,仿真了三个案例(图7)。案例#1是基线,所有反焊盘为26密耳;案例#4移除了69个反焊盘(替换为GND);案例#5将案例#4中相同的69个反焊盘替换为19密耳反焊盘,而非原来的26密耳。所有案例均有3密耳的层间对位偏差。如表4所示,案例#4的串扰降低了18.5%,案例#5降低了35.9%。由于在实际应用中通常无法完全移除反焊盘,案例#5模拟了引出走线远离反焊盘布线的情况。结果表明,使引出走线远离反焊盘布线可以减少串扰,尽管减少不是线性的。

基于以上分析,建议在设计和制造技术允许的范围内使用尽可能小的反焊盘;布线时远离反焊盘(例如3-4mil)以适应制造层对位偏差;并对于高速引脚区域布线,尽可能保持引出长度最短。

3. 高分辨率3D X射线分析

为了检查PCB制造后的实际引脚区域几何形状,对四个有代表性的测试样品进行了高分辨率3D X射线分析,每个样品来自不同的PCB供应商并使用超低损耗材料。图8显示了四个样品的3D X射线引脚区域几何形状以及相应的单端测量结果(图9)。

供应商A 材料M1: 反焊盘尺寸比设计尺寸(26密耳)大约2密耳。包括层间对位偏差和增大的反焊盘尺寸在内的最终对位偏差,核心层为1.3密耳,半固化片为1.8密耳。因此,差分走线的左侧暴露在反焊盘中,与测量结果中指示左侧单端串扰占主导地位相符。

供应商B 材料M2: 反焊盘尺寸比设计大1.2密耳。包括层间对位偏差和增大的反焊盘尺寸在内的最终对位偏差,核心层为0.5密耳,半固化片为2.33密耳。因此,差分走线的右侧暴露在反焊盘中,这与测量结果显示右侧单端串扰占主导地位一致。

供应商C 材料M3: 反焊盘尺寸比设计大0.9密耳。包括层间对位偏差和增大的反焊盘尺寸在内的最终对位偏差,核心层为1.11密耳,半固化片为1.95密耳。因此,差分走线的左侧暴露在反焊盘中,与测量结果中指示左侧单端串扰占主导地位一致。

供应商D 材料M4: 反焊盘尺寸接近设计规格。包括层间对位偏差和增大的反焊盘尺寸在内的最终对位偏差,核心层为0.43密耳,半固化片为1.43密耳。因此,差分走线的右侧轻微暴露在反焊盘中,这与测量结果显示右侧单端串扰略微占主导地位相符。

基于以上分析,我们可以确认引脚区域串扰退化受到PCB制造变异的显著影响。此外,测量结果可以很容易地预测高速差分对的哪一侧悬垂在反焊盘上。图10和表格5总结了通过3D X射线分析揭示的PCB制造后观察到的层对位偏差和几何形状。

4.更新后的仿真与测量相关性

基于从图10和表格5中获得的关于层对位偏差和引脚区域几何形状的更新3D X射线数据,进行了更新后的仿真以与测量结果关联。这里使用了40 ps上升时间的TDR,但根据设计应用和测量能力,也可以使用更快的上升时间。如图11至图14所示,更新后的仿真与差分和单端串扰的测量结果均吻合良好。

总结

本研究分析了由PCB制造变异引起的引脚区域串扰退化。通过广泛的测量和电气仿真来识别关键影响因素。进行了高分辨率3D X射线分析以揭示制造后的引脚区域布线情况。最终,更新后的仿真显示与测量结果具有良好的相关性。以下是要点总结:

1.制造变异在引脚区域串扰中起着至关重要的作用,必须在设计中予以考虑。

2.提出并验证了几种缓解方法,例如:在设计和制造技术允许的范围内使用尽可能小的反焊盘;布线时使走线远离反焊盘以应对层对位偏差;对于高速引脚区域布线,尽可能保持引出长度最短。

参考文献

[1]B. Chia, R. Kollipara, et al., “Study of PCB Trace Crosstalk in Backplane Connector Pin Field”, 2006 IEEE Electrical Performane of Electronic Packaging, Scottsdale, AZ, USA, 2006.

[2]J. Tang et al., "Far End Crosstalk Mitigation of Differential High Speed Interconnects Within Printed Circuit Board Via Fields," 2021 IEEE 30th Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS), Austin, TX, USA, 2021.

[3]J. Tang, J. A. Hejase, P. RoyPaladhi, W. D. Beckir and D. M. Dreps, "A Comprehensive Signal Integrity Study of Differential Pairs Routed within a PCB Via Field," 2018 IEEE 27th Conference on Electrical Performance of Electronic Packaging and Systems (EPEPS), San Jose, CA, USA, 2018.

[4]X. Ye, A. Sutono, D. Liu, V. Gupta, “Extended Unterminated Line (EUL) for accurate and efficient crosstalk measurement”, IEEE international symposium on EMC, 2018.